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JESD204B子类(第二部分):子类1与2系统考虑因素

发布时间:2019-06-10 12:57 来源:未知 编辑:admin

  在“JESD204B子类(第一部分):JESD204B子类简介与确定性延迟”一文中,我们总结了JESD204B子类和确定性延迟,并给出了子类0系统中多芯片同步的应用层解决方案详情。本系列的第二部分详细讨论子类1和子类2的不同之处。具体而言,我们将讨论满足确定性延迟相关的时序要求时遇到的挑战、子类2中器件

  采用JESD204B接口的转换器具有极高的采样速率。为了降低系统中的相位噪声,这些转换器通常会使用一个参考时钟,该参考时钟与JESD204器件时钟相同,其速率等于或大于采样速率。在很多情况下,该时钟频率为GHz级。在如此高的速度下,要满足设置和保持时间要求就会变得非常具有挑战性。为了简化系统设计,对于JESD204B系统组成部分的各器件而言,也许有必要采用可编程的SYSREF和/或器件时钟相位失调。

  确定性延迟不确定性(DLU)在JESD204B系统中表现为LMFC偏斜,由系统中最早与最迟可能捕获的SYSREF时间之差确定。图1显示的是最差情况下的DLU,此时系统中一切器件均不满足SYSREF捕获的设置和保持时间要求1。当系统中器件时钟的分布偏斜不受控时便会发生;它会使最多一个器件的时钟(DCLK)产生不确定性。这种不确定性会叠加到SYSREF分布偏斜中(DSSYSREF),形成总DLU。

  DSSYSREF 是系统中SYSREF的最早到达时间以及SYSREF的最迟到达时间之差(针对系统中的全部器件而言)。在图中, TSU 是 ½ TDCLK 和 THOLD is ¼ TDCLK。最早到达的SYSREF (A)在可能的最早时间加以捕获(DCLKA刚好满足设置时间要求),而最迟到达的SYSREF (N)在可能的最晚时间加以捕获(DCLKN刚好不满足设置时间要求)。因此,相应的LMFC对齐误差等于 DSSYSREF + TDCLK。1 为保持DLU概念图示的清晰明了,此处未考虑时钟抖动和工艺、电压以及温度(PVT)的变化。

  在很多应用中,都以能够接受这种最差情况下的DLU作为要求。这些应用可能无需过于严格地控制器件的时钟分布偏斜。确保SYSREF的脉冲宽度 (2 × TDCLK),然后控制SYSREF分布偏斜,就应当足以满足系统时序要求。

  如以上DLU等式所示,通过保证每一对SYSREF/DCLK均满足设置与保持时间,以及最小化对内分布偏斜,便可最小化DLU。

  若要满足设置与保持时间要求,JESD204B系统中的每一个器件都应有自己的SYSREF/DCLK对。可通过在各对内实现走线长度匹配,从而保证时序。走线长度匹配限值由SYSREF开关的有效窗口时间确定。此外,SYSREF应在DCLK的捕获边沿上输出,且SYSREF长度必须大于DCLK的长度,以满足保持时间要求(如果THOLD等于0,则长度可以相等)。

  满足这一要求可以保证SYSREF在有效窗口期间进行转换,如图4所示。2 DLU等于器件时钟是满足SYSREF时序要求的最差情况。

  因此,所有SYSREF/DCLK对的对内分布偏斜必须在下式计算值以内3:

  图5显示了此示例的时序。“最佳情况”分布偏斜(DSSYSREF)指的是允许较为宽松的走线 ps表示SYSREF最差情况下的偏斜,应当用来确定走线长度的匹配限值。

  在图中, TSU是½ TDCLK和THOLDis ¼ TDCLK。如图所示,DLCK经偏斜后匹配DCLK至SYNC~延迟和SYNC~传播延迟,并且刚好满足设置时间要求。

  图13. 单转换器应用的子类2 SYNC~捕获时序 (最差情况DLU)

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